近年来，随着电子产品进一步朝向小型化与多功能发展，芯片尺寸越来越小，芯片种类越来越多，其中输出入脚数大幅增加，使得3D封装、扇形封装(FOWLP/PLP)、微间距焊线技术以及系统封装(SiP)、Chiplet等技术的发展成为延续摩尔定律的最佳选择之一，先进封装技术在整个封装市场的占比正在逐步提升，有望成为主流发展方向。
目前，国内先进封装占比大幅低于全球，随着国内半导体产业发展，先进封装占比有望加速提升。
｜行业背景
半导体封装
半导体封装是半导体制造工艺的后道工序，是指将通过测试的晶圆加工得到独立芯片的过程，即将制作好的半导体器件放入具有支持、保护的塑料、陶瓷或金属外壳中，并与外界驱动电路及其他电子元器件相连的过程。
半导体封装发展历程
迄今为止全球集成电路封装技术一共经历了五个发展阶段。通常认为，前三个阶段属于传统封装，第四、五阶段属于先进封装。当前的主流技术处于以CSP、BGA为主的第三阶段，且正在从传统封装（SOT、QFN、BGA等）向先进封装（FC、FIWLP、FOWLP、TSV、SIP等）转型。
传统封装
传统封装以引线框架型封装为主，芯片与引线框架通过焊线连接，引线框架的接脚连接PCB，主要包括DIP、SOP、QFP、QFN等封装形式。传统封装的功能主要在于芯片保护、尺度放大、电气连接三项功能。
先进封装
先进封装技术对芯片进行封装级重构，能有效提高系统高功能密度。现阶段先进封装主要是指倒装焊（Flip Chip)、晶圆级封装（WLP）、2.5D封装（Interposer）和3D封装（TSV）等。
先进封装与传统封装的主要区别在于一级互联和二级互联方式的不同。
一级互联方式主要包括：传统工艺—Wire Bonding（WB）；先进工艺—Flip Chip（FC）。
二级互联方式主要包括：传统工艺—通孔插装型/表面贴装；先进工艺—球栅阵列型（BGA）/平面网格阵列LGA/插针网格阵列（PGA）。
因此FCBGA、FCLGA等封装就称为先进封装。同时，传统的元件封装也演变为系统封装，封装对象由单芯片向多芯片发展，由平面封装向立体封装发展。
先进封装——以台积电为例
台积电作为产业龙头，早在2008年底就成立了专门的导线与封装技术整合部门来研发封装技术，经过十余年的技术研发积累了多款先进封装技术，并于2020 年宣布推出3D Fabric™品牌，进一步整合公司制程工艺和封装技术。3D Fabric™包括前段系统整合芯片技术（SoIC）和后段基板上芯片封装技术（CoWoS）和整合型扇出封装技术（InFO）。
台积电CoWoS
CoWoS（Chip on Wafer on Substrate）是台积电2011 年推出的首个2.5D 先进封装技术，包括CoWoS-S、CoWoS-R和 CoWoS-L三类。CoWoS-S包括 CoW和 oS两部分，芯片间通过CoW 工艺与硅晶圆相连，再通过凸块将CoW芯片与基板相连。该技术用微凸块和硅穿孔工艺代替传统引线键合，将不同功能的芯片堆叠在同一个硅中介层上实现互联，具有缩小封装尺寸、降低功耗、提升系统性能的优点。
与CoWoS-S采用硅晶圆作为中介层不同，CoWoS-R利用 RDL作为中介层实现芯片间的互连，大大降低了生产成本。CoWoS-L使用带有LSI（局部硅互连）芯片的互插器实现芯片间的互连，并通过RDL 层实现电源和信号传输，集成最为灵活。
台积电inFO
InFO(Integrated Fan-Out)是扇出型晶圆级系统集成技术，包括InFO_oS、InFO_PoP和InFO_LSI。台积电的InFO 技术使用polyamide 代替CoWoS 中的硅中介层，降低了成本和封装高度，促进大规模生产应用。InFO具有高密度的RDL，适用于移动、高性能计算等需要高密度互连和性能的应用。
台积电SoIC
2019年台积电推出SoIC 技术，包括chip-on-wafer（COW）和wafer-on-wafer（WOW）两种方案。与CoWoS 和InFO不同，前面两种方案是在封装环节将完成晶圆级封装的逻辑芯片、HBM、Interposer等进行堆叠，因此成为后道3D 制造（Back End 3D Fabric），而SoIC 是在前道晶圆制造环节，就在逻辑芯片上制造TSV 通孔，并将逻辑芯片之间（或逻辑芯片的晶圆之间）进行堆叠，这个过程称为前道3D 制造（Front End 3D Fabric），完成堆叠后的晶圆切割后可再进行类似InFO 和CoWoS 的后道封装。因此，SoIC与InFO/CoWoS 并非并列、替代关系，而是将InFO/CoWoS 所用到的单颗SoC 替换成了经过3D 堆叠的多颗SoC。
半导体先进封装与传统封装对比
对比传统封装技术，先进封装I/O 数量多、体积小且高度集成化。
半导体先进封装市场规模
集成电路封测市场规模逐年增长。根据Yole 及集微咨询的统计数据，2022年全球封测市场规模为815.0 亿美元，同比增长4.9%，预计到2026 年市场规模有望达961.0 亿美元，2022年-2026 年CAGR 为 4.2%。
根据Frost & Sullivan 预测，2021年至 2025年，中国大陆先进封装市场规模将由399 亿人民币提升至1136.6 亿人民币，占比由15%提升至32%，CAGR为29.91%，高于全球平均水平。
｜驱动因素
先进封装助力摩尔定律延续
摩尔定律指在价格不变时，集成电路上可以容纳的晶体管数量每18-24个月便会增加一倍，即处理器性能大约每两年翻一倍，同时价格下降为之前的一半。自2015 年以来，集成电路先进制程的发展开始放缓，7nm、5nm、3nm制程的量产进度均落后于预期。随着台积电宣布2nm制程工艺实现突破，集成电路制程工艺已接近物理尺寸极限；与此同时芯片设计成本快速提升，以先进工艺节点处于主流应用时期设计成本为例，工艺节点为28nm 时，单颗芯片设计成本约为0.41 亿美元，而工艺节点为7nm 时设计成本提升至2.22 亿美元。
先进封装助力摩尔定律延续
先进制程工艺逐渐逼近物理极限，越来越多的厂商开始将研发方向由先前的“如何把芯片变得更小”转变为“如何把芯片封得更小”。
算力时代Chiplet成为共同选择
随着ChatGPT 带来新的AI 应用热潮，数据中心对高算力的GPU芯片需求急速增长。相较于传统消费级芯片，算力芯片面积更大，存储容量更大，对互连速度要求更高，而Chiplet 技术可以很好的满足这些大规模芯片的性能和成本需求，因而得到广泛运用。
Chiplet即小芯粒，它将一类满足特定功能的die（裸片），通过die-to-die内部互联技术将多个模块芯片与底层基础芯片封装在一起，形成一个系统芯片。与SoC 不同，Chiplet将不同模块从设计时就按照不同计算或者功能单元进行分解，制作成不同die 后使用先进封装技术互联封装，不同模块制造工艺可以不同。
Chiplet提高良率，降低成本
由于更高的性能需求，算力芯片的die size 通常要远大于过去的消费级产品。例如Nvdia 主流AI 加速卡产品，die size 通常超过800mm2。而近年来，随着先进制程推进，研发生产成本持续走高，大面积单颗SOC 良率日益下降。Chiplet将单颗SOC 的不同功能模块拆分成独立的小芯粒（即Chiplet），大大缩小了单颗die 的面积，起到提升良率、降低成本的作用。
Chiplet导入HBM解决“存储墙”
HBM（High Bandwidth Memory）即高带宽存储器，其通过使用先进的封装方法（如TSV 硅通孔技术）垂直堆叠多个DRAM。在高性能计算应用对内存速率提出了更高的要求的背景下，使用先进封装工艺的HBM 很好的解决了传统DRAM 的内存速率瓶颈的问题。HBM内部的DRAM 堆叠属于3D 封装，而HBM 与AI 芯片的其他部分合封于Interposer 上属于2.5D 封装。
Chiplet推动芯片算力突破
目前市面上的主流算力芯片厂商均导入了Chiplet 方案，尤其是在AI 芯片领域。国内壁仞、沐曦、天数等AI 芯片厂商亦纷纷推出异构集成的GPU 产品，导入HBM 存储。
半导体巨头结成Chiplet行业联盟
2022年 3月 3日，AMD、Intel等半导体巨头宣布共同成立Chiplet 行业联盟，目标共同打造Chiplet互连标准、推进开放生态，并制定了标准规范UCIe，在芯片封装层面确立互联互通的高速接口标准。
国内部分突破先进制程限制的机会
Chiplet技术有望助力国产半导体厂商部分突破海外科技领域制裁。2020年美国将中芯国际列入“实体清单”，限制14nm 及以下制程的扩产，导致国产14nm 制程处于存量市场无法扩张。Chiplet技术可部分规避海外限制，向下超越封锁。
｜金泰投资建议
1）封测及制造端：直接受益，一级市场缺乏投资机会。算力芯片广泛采用的2.5D/3D封装方案是对传统封装的重大升级，但晶圆厂商、封测厂商仍将扮演重要地位。但当前制造、封装市场格局已较为确定，且先进封装天生高投入，头部公司优势巨大。可关注二级市场，一级市场缺乏投资机会。
2）设计端：Chiplet设计思路带动IP、EDA、芯片设计。Chiplet技术可以提高芯片设计的灵活性和可重用性，并降低制造成本，有望成为未来主流芯片设计的主流方式之一。Chiplet切成小芯片为IP带来增值，同样对EDA企业有益，Chiplet有可能绕过先进制程也利好芯片设计企业。代表企业有赛昉科技、芯耀辉、和芯微电子、芯华章、芯瑞微、沐曦、壁仞科技等。
